home *** CD-ROM | disk | FTP | other *** search
/ NetNews Offline 2 / NetNews Offline Volume 2.iso / news / comp / sys / amiga / programmer / 6840 < prev    next >
Encoding:
Internet Message Format  |  1996-08-05  |  3.2 KB
  1. Path: nntp.teleport.com!sschaem
  2. From: sschaem@teleport.com (Stephan Schaem)
  3. Newsgroups: comp.sys.amiga.programmer
  4. Subject: Re: AB3D II beats Quake....
  5. Date: 3 Apr 1996 19:53:30 GMT
  6. Organization: Teleport - Portland's Public Access (503) 220-1016
  7. Distribution: world
  8. Message-ID: <4jukvq$n44@nadine.teleport.com>
  9. References: <john.hendrikx.4ph5@grafix.xs4all.nl>
  10. NNTP-Posting-Host: kelly.teleport.com
  11. X-Newsreader: TIN [version 1.2 PL2]
  12.  
  13. John Hendrikx (john.hendrikx@grafix.xs4all.nl) wrote:
  14. : In a message of 28 Mar 96 Stephan Schaem wrote to All:
  15.  
  16. :  >> On CISC, it's  not possible, because opcode are not 32 bit aligned. This
  17. :  >> means that before decoding intstruction i, you must decode instructions 0
  18. :  >> to i-1.
  19.  
  20. :  SS> Thats not a problem really... x86 nowdays have a risc core and decode
  21. :  SS> the x86 'language'. I heard that maybe 18% of the P6 is actually
  22. :  SS> x86 related the rest is just risc design.
  23.  
  24. : Actually I heard that the P6 just decodes EVERYTHING which might be an x86
  25. : instruction and if it later turns out that it actually wasn't a real
  26. : instruction (because an earlier instruction was longer than 1 byte) it just
  27. : discards the results of the fake instructions.  That's wasting an incredible
  28. : amount of power.
  29.  
  30.  I cant comment, I dont know how the P6 handle its instruction stream.
  31.  
  32. :  >> This way RISC can also implement powerful branch prediction, which tend
  33. :  >> to add no overhead whether the branch is taken or not. Such prediction
  34. :  >> technology are not usable in CISC ; using them would mean adding thousand
  35. :  >> of transistors that could be used to speed up other instructions.
  36.  
  37. :  SS>  The P6 seem to show that cisc with alot of effort can perform pretty
  38. :  SS> well.
  39.  
  40. : Sure, but I bet it costs Intel more than 10 times as much money to get the P6
  41. : to perform as well as the PPC604.  Just think of what the PPC604 could have
  42. : been with 10 times as large a budget.  Also I think integrating a huge cache on
  43. : the chip had a LOT more to do with the current performance of the P6 (and of
  44. : course the usual overinflated Intel specmarks).
  45.  
  46.  Yes, it seem intel prefere making x86 with its manfacturing power:) I 
  47.  will just speculate that IBM will make x86 chip then PPC chip this year...
  48.  Intel is droping the large cache of the P6 for the P7....
  49.  Also IBM will not support OS2 on PPC... dont this show something?
  50.  
  51.  Just curios... is there anyone to check specmark95 to confirm a compagnie
  52.  claim?
  53.  
  54. :  >> >Intel is not dumb, they said 3 years ago what I understood nowadays.
  55. :  >> >Time for other people to understand it as well. >
  56. :  >> Intel is producing mass CPU, not clever CPU. I'm much more interested in
  57. :  >> work and advices from HP, MIPS, ...
  58.  
  59. :  SS> Intel also design advance risc that even SGI used for high end
  60. :  SS> geometry engine. HP also use intel risc in mass quatity. Intel
  61. :  SS> is not stupid and has ALOT of resource to take crap design like
  62. :  SS> the x86 and turn it around to be a performer.
  63.  
  64. : Performer?  Why not divide the 'performance' by the price-tag and compare it
  65. : with other chips.
  66.  
  67.  For floating point the P6 is not the best choice... but for integer
  68.  operation is not bad for 1000$. Isn't the Dec alpha in 3000$ a chip?
  69.  If you want price performance you would probably get a 133mhz x586 for 
  70.  80$ or less ? 
  71.  
  72.  Stephan
  73.  
  74.